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    公开号:WO1985002050A1
    申请号:PCT/JP1984/000503
    申请日:1984-10-22
    公开日:1985-05-09
    发明作者:Yoshiaki Ikeda
    申请人:Fanuc Ltd；
    IPC主号:G09G5-00
    专利说明:
    [0001] . 明 細 書
    [0002] グラフィ ックメモリ の害込み読出し制御装置
    [0003] 技 術 分 野
    [0004] 本発明はカラーグラフィ ックディ スプレイにおけるグラフィ ック メ モリ の害込み読出し制御装置に関するものである。
    [0005] 背 景 技 術
    [0006] 一般に、 カラーグラフィ ックディ スプレイ においては、 グラフィ ックメモリ の 1 ビツ 卜が画面上の 1 画素に対応しているから、 ダラ フィ ックメ モリに図形データを作成する場合、 データ害込みをビッ ト単位で行なう必要性が生じる。 従来、 このビツ ト単位の処理は、 次のよ.うな方法で実現している。 -
    [0007] 1 ) プロセ ッサ （ C P U ) がバイ ト単位でグラフィ ックメ モリ より データを読出し、 そのバイ 卜の内該当する 1 ビッ トを変更して再度 バイ ト単位で書込む。
    [0008] 2 ) 通常ビッ トオペレー ショ ン回路と呼ばれるハー ドウヱァを C P Uとグラフィ ックメモリ間に設けて、 1 ) のリ ー ド， モディ ファ イ， ラィ トを実行する。
    [0009] しかしながら、 1 ) の方法では、 ハー ドウユア量は少な く て済む が、 1 ビ ッ トの書込みに C P Uの少なく とも 2 サイ クルの動作時間 を必要とするので、 処理速度が遅い欠点がある。 また、 2 ) の方法 は C P Uの 1 サイ クルで 1 ビッ 卜のモディ ファ イが可能であるが、 非常に複雑なハー ドウ ァを必要とし、 コス ト高になる欠点がある。
    [0010] 発 明 の 開 示
    [0011] 本発明の目的は、 少ないハー ドウェアを追加するだけで、 C P U の 1サイ クルで 1 ビッ トのモディ フアイを可能とすることにある。 本発明を簡単に説明すると、 本癸明のグラフィ ックメ モリ の書込 み読出し制御装置は、 N X Mビッ トの容量を有する赤画。面用， 緣画 面用, 青面面用のグラフィ ックメ モリ に 1 ビッ ト単位でデータを害 込み、 Mビッ ト単位でデーダを読出すグラフィ ックメ モリ の書込み 読出し制御装置において、 前記赤画面用， 緑画面用， 青画面用のグ ラフィ ックメモリを 1 ビッ ト出力で容量が 1 X Nビッ トの M個の R AMから成る Mビッ ト出力の R A M群で構成すると共に赤画面用， 緣画面用， 青面面用のグラフィ ックメ モリ に同一のア ドレス空間を 割当て、 且つ、 C P Uのデータバズのそれぞれ異なる 1 ビッ トのデ 一タ線を前記赤画面用， 緣画面用， 青面面用のグラフィ ックメ モ リ 内の全 R AMに接続し、 前記 1 ビッ ト単位のデータ蒈込みは、 C P Uァ ドレスで各グラフィ ックメ モリ の各 R A Mの 1 ビッ トを指定す ると共に C P Uァ ドレスの一部で M個の R A Mの任意の一つの R A Mにライ ト信号を送出することにより行なうよう構成ざれている。 図 面 の 簡 単 な 説 明
    [0012] 第 1図は本発明の書込み読出し制御装-置のハー ドゥ ア構成の一 例を示す要部ブロ ック図、 第 2図及び第 3図は R A M 2 o 〜 2 7 の 各領域とディ スプレイ画面上の表示位置との関係を示す線図、 第 4 図は第 1図各部の信号波形例を示す線図、 第 5図はグラフィ ックメ モリ 1β, 1G, IBに図形データを害込む際の C P U 8 の処理例を示す フローチャー ト、 第 6図は C P Uのデータフォーマツ ト例を示す線 図、 第 7図はタィ ミ ング発生回路 14の実施例を示すブロ ック図であ る。
    [0013] 発明を実施するための最良の形態
    [0014] 第 1図において、 11Hま赤画面用グラフィ ックメ モ リ 、 1Gは緑画面 用グラフィ ックメモリ、 1Bは青画面用グラフィ ックメモリであり、 それぞれ l x Nビ ッ ト の R A M 2。 〜 2 7 を 8個有している。 これ らグラ フ ィ ック メ モ リ は同一のァ ド レス空間を有する。 図では便宜 上赤画面用グラフィ ックメ モ リ 18内にのみ 8個の R A M 2 o 〜 2 7 を図示しているが、 他のグラフィ ックメモリ 1G, 1Bも同様に 8個の R A Mを有する。 グラ フィ ッ ク メ モ リ 1R, 1G, 1Bの出力は 8 ビ ッ ト であり、 各 R A M 2 o 〜 2 7 からそれぞれ 1 ビ ツ トずつ取出されそ れらが集められて 8 ビ ッ ト になってシフ ト レジスタ 3R , 3G, 3Bにセ トされる。 例えば第 2図に示すように各 R A M 2 o 〜 2 7 の各ビ ッ 卜に番号を付ければ、 合計 8 X Nビッ 卜の各ビッ トは、 ディ スプ レイ画面 4上では例えば第 3図に示す領域と対応する。 これは、 C R Tコ ン ト ローラ 5からマルチプレク サ 6を介して加えられる表示 用ア ド レスの一つのア ド レスによ って、 各 R A M 2 o 〜 2 7 の同一 場所のビ ッ ト （例えば 0 〜 7 , 8 〜 15等） が読出されて 8 ビ ッ ト同 時にシフ ト レジスタ 3R, 3G, 3Bにセ ッ トされ、 C R Tコ ン ト ローラ 5からの ドッ トク ロ ック dc (その周波数は表示用ア ドレスカウ ンタ のカウ ン トア ップ用ク ロ ックの 8倍） でシ リ アルデータ と してアン ド回路 7R, 7G, 7Bを介して図示しない C R Tに赤ビデオ信号， 緣ビ デォ信号， 青ビデオ信号として入力されるからである。 なお、 C R Tコ ン ト ローラ 5からア ン ド回路 7R, 7G, 7Bに入力されている信号 ί は、 水平帰線期間のみ " 0 a となる信号であり、 赤ビデオ信号， 緑ビデオ信号， 青ビデオ信号が表示期間のみ出力されるようにする 為のゲー ト信号である。
    [0015] 各 R A M 2 o 〜 2 7 のデータ入力は、 赤画面用グラ フ ィ ッ ク メ モ リ 1Rについては C P U 8 のデータバス 9 の 0 ビッ ト目 （ a 0 ) の 1 ビッ トにより、 緣画面用グラフィ ックメモリ 1Gについてはデータバ ス 9 の 1 ビッ ト目 （ a j ) の 1 ビッ トにより、 緣画面用グラフイ ツ クメモリ IBについてはデータバス 9の 2 ビッ ト目 （ a 2 ) の 1 ビッ トにより、 それぞれ行なわれる。 即ち、 各グラフィ ックメモリ とも C P U 8の動作の 1サイ クルで 1 ビッ トのデータの書換えのみが行 なわれる。 なお、 10 R， 10 G , 10 Bはドライバである。
    [0016] C P U 8から各 R A M 2 o 〜 2 7 へ 1 ビ ッ ト のデータを書込む際 のア ドレス指定とラィ ト信号の送出は次のようにして行なわれる。 C P U 8 の ISビ ッ ト のア ド レスバス 11の内、 0〜 2 ビ ッ ト目 （ a o ， a t , a 2 ) の計 3 ビ ッ トは R A M選択回路 12に加えられ、 残りの ビッ トの内例えば計 10ビッ トはマルチプレクサ 6に加えられる。 こ のマルチプレクサ 6を介して入力された C P Uア ドレスにより各グ ラフィ ックメモリ のア ドレス指定が行なわれる。 一方、 R A M選択 回路 12には、 他にァ ドレスデコーダ 13からの信号 d と、 タイ ミ ング 発生画路 14からの信号 c とが入力され、 信号 d と信号 cの論理積信 号が 8本の出力線 12Q 〜12 T のいずれかに出力される。 いずれの出 力線に出力するかはア ド レスバス 11の下 3 'ビ ッ 卜の内容 （ a 2 , a i , a o ) により決定される。 上記 8本の出力線 120 〜 127 は、 グ ラフィ ックメモリ IB, 1G, IBの各 R A M 20 〜 2 7 のライ ト端子と ー对一に接続されている。 従って、 下 3 ビツ トのア ド レス a 2 , a i , a o により、 各グラフィ ックメモリ IB, 1G, IBのどの R A Mに 1 ビ ッ ト のデータを書込むかが決定される。 なお、 ア ド.レスデコー ダ 13はァ ド レスバス 11のァ ド レス情報をデコー ドして、 C P Uがグ ラフィ ックメモリ 1R, 1G, 1Bをアクセスしょう としているときは信 号 dを " 1 " とし、 C R Tコ ン ト ローラ 5をアク セス しよう として いるときは信号 eを " 1 " とするものである。 ア ド レスデコーダ 13 の構成としては、 例えばグラフィ ックメモリ IB, 1G, IBのア ドレス 空間を F 0000- FFFFとすると C P Uのア ド レス a 16〜 a 19の 4ビ ッ
    [0017] ^ OMPI トが共に " 1 " になったとき信号 dを " 1 " とするア ン ド回路と、 同様に C R Tコ ン ト ローラのァ ドレス空間がアクセスされたとき信 号 eを " 1 » とするア ン ド回路で構成することができる。
    [0018] タイ ミ ング発生画路 14は、 C R T 8からのライ ト信号を受けると. その直後の R A M 2 tj 〜 2 7 のライ トサイ クル中に信号 cを " 1 " とするものである。 また、 タイ ミ ング発生画路 14は ί言号 aをマルチ プレクサ 6 に出力し、 信号 bをシフ ト レジスタ 3R, 3G, 3Bに出力す る。 信号 a は、 グラフィ ックメ モリ 1R, 1G, 1Bよりデータを読出す サイ クルと C P U 8 よりデータを書込むサイ クルとを区别する信号 であり、 この信号 a によりマルチプレクサ 6 の出力が C P Uのァ ド レスバス 9側と C R Tコ ン ト ローラ 5側に切換わる。 また、 信号 b は、 グラフィ ックメモ リ 1R, 1G, IBより読出された 8 ビ ッ トのデー タをシフ ト レジスタ 3R， 3G, 3Bへラ ッチする為のス ト ローブ信号で ある。
    [0019] ■ タイ ミ ング発生回路 14は、 例えば第 7図に示すような構成とする ことができる。 同図において、 8進カウ ンタ 70は ド ッ トク ロ ッ ク dc でカ ウ ン トア ップされ、 その下位 3 ビッ トの出力 Q ！ , Q 2 . Q 3 が取出される。 各出力 3 はア ン ド回路 71に入力され、 ア ン ド面路 71の出力が信号 bになる。 また、 出力 Q 3 が信号 a になる。 ドッ トク ロ ック dcは、 フ リ ップフロ ップ ， 74のク ロ ック端子にも 入力される。 ライ ト信号とア ン ド回路 71の出力との綸理積がア ン ド 回路 72でとられ、 ア ン ド回路 72の出力がフ リ ップフ 口 ップ 73のセ ッ ト端子 Sに入力される。 フ リ ッブフ口 '; ブ 73の出力 Qはフ リ ップフ 口 'ン プ 74のセ ッ ト嬙子 Sに接続され、 フ リ ッブフ口 'ン プ 73の反転出 力 Qはフ リ ップフ ロ ップ 74の リ セ ッ ト端子 Rに接続され、 フ リ ッブ フロ ッブ 74の出力 Qばフ リ ップフロ ップ 73のリ セ 'ン ト鳙子 Rに接続 される。 フリ ッブフロ ッブ 74の出力 Qが信号 cになる。
    [0020] 第 4図に、 シフ ト レジスタ 3β, 3G, 3Βのシフ トバルスである ドッ トクロ ック、 表示用ァ ドレスをカウ ン トアップする為のヮー ドク口 フク、 マルチプレクサ 6の出力、 グラフィ ックメ モリ 1R, 1G, IBの 入力、 グラフィ ックメ モリ 1R, 1G, 1Bの出力、 信号 a , b , c、 C P U 8 のライ ト信号のタイ ミ ングチャー トを示す。 同図に示すよう に、 グラフィ ックメモリ 18, 1G, IBの內容は 8 ビッ トずつ読出され 各読出しの間にライ トサイ クルを ¾生させている。
    [0021] 次に第 1図の装置の動作を説明する。 第 5図ばグラフィ ックメ モ リ 1R, 1G, IBに図形データを書込む際の C P U 8の処理例を示すフ ローチャー トである。 同図に示すように、 図形を作成しょう とする 場合は先ず、 何色の図形を表示する否かを判别する。 そして、 各表 示色に対応して、 C P Uの内部レジスタ等の 8 ビッ 卜のレジスタの 下 3 ビッ トに下記の情報をス トァする。 即ち、 第 6図に示すように 最下位ビッ ト a 0 に赤情報を、 次のビッ ト a , に緣情報を、 次のビ ッ ト a 2 に青情報をセッ 卜する。 表示色 黒 0 0 0 表示色 赤 0 0 1 表示色 緣 0 1 0 表示色 青 " 1 0 0 表示色 黃 0 1 1 表示色 マゼンダ 1 0 1 表示色 シア ン 1 1 0 表示色 白 1 1 1 次に、 該当する R AM 2 o 〜 2 7 のァ ドレスに上記レジスタのデ 一タを害込む。 例えば、 画面の一点に赤い ドツ トを表示する場合、 その点の対応するグラフィ ックメ モリ の領域が R A M 2 1 の第 2番 目 （第 2図の番号 9 の領域） であれば、 第 4図に示すようにライ ト ί言号を発生した後、 C P Uア ドレスの下 3 ビッ トを出力線 12 ! を選 択させる為に例えば （ 0， 0 , 1 ) とし、 且つマルチプレクサ 6 に 加えているァ ドレスを R A M 2 I の第 2番目の領域が選択されるよ うに設定する。 そして、 データバス 9 に （ 0 0 0 0 0 0 0 1 ) のデ ―タを送出する。 前述したように、 赤画面用グラフィ ックメ モ リ 1R にはデータバス 9 の最下位ビッ トが接続されているので、 α 1 a の データが R A M 2 ！ の第 2番目の領域に記億されることになる。 こ のとき、 緣画面用グラフィ ックメ モリ 1G, 青画面用グラフィ ックメ モリ 1Bの R A M 2 i の第 2番目の領域には " 0 " が記憶されること になる。
    [0022] 一方、 信号 a によりマルチプレクサ 6が切換わると、 グラフイ ツ クメ モリ 1R, 1G, IBの内容が 8 ビッ トずつ読出され、 少な く とも画 面の一走査期間内で前記 R A M 2 ！ のデータが読出され、 表示され る とになる。
    [0023] 以上説明したように、 本究明によれば、 N X Mビッ トの容量を有 する赤画面用， 緣画面用， 青画面用のグラフィ ックメ モリ に 1 ビッ ト単位でデータを害込み、 Mビ ッ ト単位でデータを読出すグラフィ ックメモリ の書込み読出し制御装置において、 前記赤画面用， 緣画 面用， 青画面用のグラフィ ックメ モリを 1 ビッ ト出力で容量が 1 X Nビツ 卜の] VI個の R A Mから成る Mビッ ト出力の R A M群で構成す ると共に赤画面用,' 緣画面用， 青画面用のグラフィ ック メ モ リに同 一のァ ド レス空間を割当てているので、 C P Uの 1 回のァ ドレス指 定で赤画面用， 縁画面用， 青画面用のグラフィ ックメ モリ の同一ァ ドレスの 8 ビッ トの指定が可能となり、 また、 C P Uのデータバス のそれぞれ異なる 1 ビッ トのデータ線を前記赤画面用， 緣画面用， 青画面用のグラフィ ックメ モ リ 内の全 R A Mに接続し、 前記 1 ビッ ト単位のデータ書込みは、 C P Uァ ドレスで各グラフィ ックメ モリ の各 R AMの 1 ビッ トを指定すると共に C P Uァ ドレスの一部で M 個の R A Mの任意の一つの R A Mにライ ト信号を送出することによ り行なうよう構成したので、 C P Uからビッ ト单位でデータの害込 みが可能となると共に、 色指定もデータの書込みと同時に行なう こ とができる利点がある。 このよう に、 本発明によれば、 少ないハ ー ドウエアを追加するだけで、 C P ひの 1サイ クルでグラフィ ックメ モリの 1 ビッ トのモディファイを可能とすることができる。
    权利要求:
    Claims

    請 求 の 範 囲
    N x Mビッ トの容量を有する赤画面用， 緣画面用， 青画面用のグ ラフィ ックメ モリ に 1 ビッ ト単位でデ一タを書込み、 Mビッ ト単位 でデータを読出すグラフィ ックメ モリ の書込み読出し制御装置にお いて、 前記赤画面用， 緑画面用， 青画面用のグラフィ ックメ モリを 1 ビッ ト出力で容量が 1 X Nビッ トの M個の R A Mから成る Mビッ ト出力の R A M群で構成すると共に赤画面用， 緣画面用， 青画面用 のグラフィ ックメ モリ に同一のア ドレス空間を割当て、 且つ、 C P Uのデータバスのそれぞれ異なる 1 ビッ 卜のデータ線を前記赤画面 用， 緣画面用， 青画面用のグラフィ ックメ モリ内の全 R A Mに接続 し、 前記 1 ビッ ト単位のデータ書込みは、 C P Uア ドレスで各ダラ フィ ックメモリ の各 R A Mの 1 ビッ トを指定すると共に C P Uァ ド レスの一部で M個の R A Mの任意の一つの R A Mにライ ト信号を送 出することにより行なうよう構成したこ とを特徴とするグラフィ ッ クメ モリ の書込み読出し制御装置。
    类似技术:
    公开号 | 公开日 | 专利标题
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    US5537128A|1996-07-16|Shared memory for split-panel LCD display systems
    同族专利:
    公开号 | 公开日
    EP0161319B1|1989-11-02|
    EP0161319A4|1986-04-02|
    DE3480363D1|1989-12-07|
    EP0161319A1|1985-11-21|
    JPS6090387A|1985-05-21|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    1985-05-09| AK| Designated states|Designated state(s): US |
    1985-05-09| AL| Designated countries for regional patents|Designated state(s): DE FR GB |
    1985-06-24| WWE| Wipo information: entry into national phase|Ref document number: 1984903820 Country of ref document: EP |
    1985-11-21| WWP| Wipo information: published in national office|Ref document number: 1984903820 Country of ref document: EP |
    1989-11-02| WWG| Wipo information: grant in national office|Ref document number: 1984903820 Country of ref document: EP |
    优先权:
    申请号 | 申请日 | 专利标题
    JP19957183A|JPS6090387A|1983-10-25|1983-10-25|Writing/reading controller for graphic memory|
    JP58/199571||1983-10-25||DE19843480363| DE3480363D1|1983-10-25|1984-10-22|Apparatus for controlling writing and reading in relation to graphic memory|
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